贵州大学实验报告
学院： 专业： 班级：
姓名 实验时间 实验项目名称 实验目 2012.6.14 学号 指导教师 实用设计 实验组 成绩 1、 通过实用电路的设计将组合逻辑电路与时许逻辑电路有机地联系在一起，进一步加深对译码器，计数器等功能部件的理解。 2、 通过总体调试，掌握各模块间的关系。 的 3、 学会观察Vector Wave功能仿真，并进行分析。 实验组合逻辑和时序逻辑电路思想的运用 原理 实验Altera Quartus Ⅱ9.0 集成开发环境 仪器 1、流水灯： 实要求：依次点亮D0-D7，重复。可自行增加花样。 验 步 骤2、编写一个9999s计时的数字秒表。 及 要求：具有计时开始控制位、清零控制位，四位数码管显示计时值，到9999s时自动内从0重新计时。 容 实验1： module shifter(din,clk,clr,dout); input clk,clr，din; output[7:0] dout; reg[7:0] dout; always @(posedge clk) begin if (clr) dout<= 8'b0;//同步清零，高电平有效 else begin dout <= dout << 1;//输出信号左移一位 dout[0] <= din;//输入信号补充到输出信号的最低位 end end endmodule 实验2： module dclock(clr,clk,q); input clr,clk; output [15:0]q; reg [15:0]q; always @(posedge clk or negedge clr) begin if(!clr) q[15:0]=0; else if(q[15:0]==16'H9999) q[15:0]=0; else if(q[11:0]==12'H999) q[15:0]=q[15:0]+12'H667; else if(q[ 7:0]== 8'H99) q[15:0]=q[15:0]+8'H67; else if(q[ 3:0]== 4'H9) q[15:0]=q[15:0]+4'H7; else q[15:0]=q[15:0]+1; end endmodule 实验1： 图1 实验数据 图2 实验2： 图3 图4 以上图1就为流水灯示意图，其中clk为3ns的周期，din为50ns的时钟周期，初实验总值为1.从dout中可以看出每次都多一个1，从00000000到11111111，在到11111110，最后到00000000，当din为0时，dout输出全为00000000.加入延时程序仿真结果看不出，受仿真时间局限，实际应用中，延时手段常用。 结 以上图2就为9999s计时秒表，其中clk为2ns的周期，clr为60ns的时钟周期，初值为0，q为输出值。 指导教师意见 签名： 年 月 日
